PLL 为模拟锁相环 　　集成在FPGA内部 称为硬核

DCM数字锁相环

ip核有三种

PLL属于硬核 芯片当中有固有的硬件电路来支持这个PLL

人写的一些verilog代码封装成的IP核称为软核

还有一种是在软核和硬核之间 　　软核通过编译工具生成的网表 称之为固核

 

 

组合逻辑的倍频不行　　分频的时候还相对容易 　倍频的时候因为其延时等一些特性并不是特别的准确　　有可能导致生成的时钟占空比不可控，上升沿的陡峭度是否满足等这些问题

所以用PLL生成倍频时钟

 

生成IP核

tools　　core generator　　clock wizard　　new project

器件选择

family　　spartan6

device　　xc6slx9

package　　tqg144

speed grade　　-2

 

 

BUFG（全局时钟网络或叫全局时钟数）　　芯片里的时钟是有独立的网络的　　与PART PCB一样独立的走线　　为什么要独立　　时钟到达每一级寄存器的时间是相等的（几乎相等可控）

 

LOCKED　　锁相环需要经过一定的时钟周期才能锁相　　locked标志着PLL的时钟已经有效

 

.veo模板文件

.xco加到ISE工程文件里所需要的文件

 

右键　　add source 　　添加.veo文件

 

测试　　new source　　text fixture　　自动生成仿真功能　　　　生成的仿真文件依赖于仿真 　要改变依赖的话 source properties

 

 

 

 

编译库文件

一直闪退 麻了　　　　版本不同 关联错误　　

再装个modelsim　10.5版本兼容