做PCB layout设计时，遇到复杂的电路，一般会参考方案商给的公版设计，特别是有DDR高速信号的走线一般比较复杂，尝试用PADS 的reuse功能要求比较严格，需要part type、Decal Type 和Value完全一致，网络和元器件比较多， make like reuse很容易报错，最终导致reuse电路失败。
现在介绍一种简便的方法：
1.首先原理图设计的时候，DDR部分的封装和元件VALUE等尽量完全复制公版参考设计上的。打开参考设计,把DDR和SOC部分完全框起来：
2.进入ECO模式，删除红框外的所有元器件和网络，我们重新命名这个PCB文件为DDR.pcb（如下图）:
3.新建一个PCB文件，导入我们设计的新原理图的asc文件（如下图），例如我命名的是NEW.pcb，保存后务心要关闭这个文件；
4.切换到刚才的DDR.pcb,和刚才的new.pcb进行ECO 差异对比（如果报错，确认刚才的new.pcb一定要关闭，没有中文路径）。
一定要把 compare part placement前面的勾选去掉，去掉的意思是不要改变原来放置的元器件，不然导入.eco文件后DDR和SOC会重新布局。
5.在DDR.pcb文件上导入刚刚产生的.eco文件，就得到我们想要的结果。这样的PCB文件就是原来公版上的DDR电路再加上我们原理图上其它电路的元器件。检查无遗漏后，接着进行其它电路的布局和布线。