Verilog中，变量定义方式可以为：reg[位宽-1:0] 数据名；reg[位宽:1] 数据名。其他变量也类似。

以reg变量cnt为例，当cnt位宽为4时，可定义为reg[3:0] cnt，或者定义为reg[4:1] cnt

当cnt赋值为3时，reg[3:0] cnt；cnt=3 等效为 cnt[3]=0,cnt[2]=0,cnt[1]=1,cnt[0]=1;

reg[4:1] cnt；cnt=3 等效为 cnt[4]=0,cnt[3]=0,cnt[2]=1,cnt[1]=1;

当cnt被定义为reg[0:3] cnt;时，reg[0:3] cnt；cnt=3 等效为 cnt[0]=0,cnt[1]=0,cnt[2]=1,cnt[3]=1;

所以定义时需要注意变量的高位和低位。